cache architecture中文是什么意思

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中文翻譯
造句

超高速緩存結(jié)構(gòu)

dca dynamical cache architecture 動(dòng)態(tài)高速緩沖存儲(chǔ)器體系結(jié)構(gòu)
tca twin cache architecture 雙緩存架構(gòu)
cache n. 1.(探險(xiǎn)者等貯藏糧食、器材等的)暗窖，密藏處。 2.貯藏物。 3.【計(jì)算機(jī)】高速緩沖內(nèi)存。 vt. 1.貯藏；密藏；窖藏。 2.【計(jì)算機(jī)】把…儲(chǔ)存到硬盤上。
cache cache 高速緩沖存儲(chǔ)器
architecture n. 1.建筑學(xué)。 2.建筑(樣式、風(fēng)格)；建筑物。 3.構(gòu)造，結(jié)構(gòu)；【自動(dòng)化】(電子計(jì)算機(jī)的)架構(gòu)，體系結(jié)構(gòu)。 civil architecture 民用建筑。 domestic architecture 住宅建筑。 naval architecture 造船術(shù)，造船學(xué)。 the architecture of a beehive 蜂窩的結(jié)構(gòu)。
weapons cache arms cache 武器儲(chǔ)藏處
assembly cache 程序集緩存
barrow cache 獸穴儲(chǔ)物箱
billing cache 話單緩存
cache ability 超高速緩存率
cache aging 高速緩存老化數(shù)據(jù)清除; 緩存老化
cache algorithms 快取文件置換機(jī)制
cache bandwidth 高速緩存帶寬
cache bay 卡什貝
cache block 超速緩存塊
cache buffer 高速緩沖區(qū); 高速緩存緩沖器
cache capacity 超高速緩存容量
cache card 高速緩沖存儲(chǔ)卡
cache coherence 高速緩存相干; 高速緩存一致性
cache coherency 高速緩存一致
cache coherent 采用高速緩存一致性
cache configuration 緩存配置
cache control 超高速緩存控制
cache controller 超高速緩存控制器; 高速緩沖存儲(chǔ)器控制器; 高速緩沖控制器; 高速緩存控制器
cache creek 卡什克里克

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例句與用法

The role of a mid-tier soa cache architecture
中間層soa緩沖體系結(jié)構(gòu)的作用
caching architecture in websphere portal
websphereportal中的緩存架構(gòu)
Tca twin cache architecture
雙緩存結(jié)構(gòu)
Tca twin cache architecture
雙緩存結(jié)構(gòu)
In this paper, we present the shared multi-ported data cache architecture ( smpdca ) on the basis of analyzing the characteristics of the scmp architecture
為此，在分析scmp結(jié)構(gòu)特點(diǎn)的基礎(chǔ)上，本文提出了單芯片多處理器的共享cache結(jié)構(gòu)：共享多端口數(shù)據(jù)cache結(jié)構(gòu)(smpdca)。
Novel stack cache architecture and data-forwarding mechanism between it and the execution unit are also presented . the relationship between the capacity and the backup frequency of the stack cache is analyzed too
文中還設(shè)計(jì)了一種由多體靜態(tài)存儲(chǔ)器構(gòu)成的堆棧緩沖結(jié)構(gòu)，并在堆棧緩沖和執(zhí)行部件之間采用了數(shù)據(jù)重定向技術(shù)，還對(duì)緩沖容量和后援頻度的關(guān)系進(jìn)行了理論分析。
This article describes a sample usage scenario for caching in websphere portal and provides details on the websphere portal caching architecture, together with possible ways to exploit these capabilities within your portlets and portal sites
本文將介紹一個(gè)在websphereportal進(jìn)行緩存的示例使用場(chǎng)景，并提供關(guān)于websphereportal緩存架構(gòu)的詳細(xì)信息以及在portlet和門戶站點(diǎn)內(nèi)利用這些功能的可能方式。
The paper elaborates risc technology characteristic and 5-stage pipeline architecture and function of the 64-bit risc cpu, and dwells on 64-bit vega cpu characteristic, and details the eda technology and the main flow of asic design, and elaborates the operation and exception process of the vega cpu and virtual instruction address " architecture and generation, and details cache architecture and mmu . the master dissertation dwells on virtual address translating into physical address, instruction cache finding address and instruction fetching, too
詳細(xì)的闡述了64位vegacpu的特點(diǎn)，闡述了eda技術(shù)和asic設(shè)計(jì)的主要流程，闡述了vegacpu流水線結(jié)構(gòu)、流水線操作、流水線暫停和異常處理，虛擬指令地址的結(jié)構(gòu)和產(chǎn)生，mmu結(jié)構(gòu)，包括指令tlb結(jié)構(gòu)和虛擬指令地址向物理指令地址的生成流程，cache結(jié)構(gòu)，尋址原理和指令的寫策略，指令高速緩存的尋址原理和結(jié)構(gòu)，以及指令的獲取流程。

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