sampling clock中文是什么意思

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中文翻譯
造句

取樣鐘

sampling n. 1.取樣(品)，取標(biāo)(本)〔指行動或程序〕。 2. ...
clock n. 襪子跟部[側(cè)面下方]的織繡花紋。 vt. 織[繡] ...
sampling clock noise 采樣時鐘帶來的噪聲; 采樣時鐘噪聲
a clock 一個鬧鐘
clock n. 1.鐘；掛鐘，座鐘，上下班計時計。 2.〔俚語〕記秒表，卡馬表；〔美俚〕〔pl.〕駕駛儀表，速度表，里程計。 3.〔英俚〕(人的)面孔。 4.〔the C-〕【天文學(xué)】時鐘座〔星座名〕。 5.【自動化】(電子計算機的)時鐘脈沖(器)。 a Dutch clock(報時發(fā)杜鵑鳴聲的)杜鵑鐘 (＝cuckoo-clock)。 an eight-day clock八日上一次發(fā)條的鐘。 a musical clock八音鐘。 the face of a clock鐘的字碼盤。 What of the clock 〔古謔〕＝ What o'clock is it 現(xiàn)在是幾點鐘？ wind up the clock上(鐘的)發(fā)條。 around the clock ＝ round the clock. clock calm 海面平靜如鏡。 fight the clock 搶時間。 like a clock 鐘表似地，準(zhǔn)確地，按部就班地。 put [set, turn] back the clock 把鐘撥慢，倒撥；〔比喻〕阻礙進(jìn)步；復(fù)古；開倒車；隱瞞年齡；扭轉(zhuǎn)歷史車輪。 race the clock 爭分奪秒。 regulate [set] a clock by …根據(jù)…對鐘。 round the clock ＝the clock round 晝夜不停，連續(xù)一整天。 set ahead a clock 把鐘撥快。 when one's clock strikes 臨終。 work against the clock 搶時間做完。 vt. 1.為(比賽等)計時；(運動員等)用…時間跑[游]完。 2.(用機械)記錄(速度、距離、次數(shù)等)。 clock a swimmer (用跑表)記錄游泳選手的成績。 clock five minutes for the whole distance 用5分鐘跑[游]完全程。 vi. (在自動計時器上)記下考勤。 clock in [out] ＝clock on [off] (用鐘鈴裝置自動)鳴報開始[終止]時間；(職工用自動記錄時鐘)記錄上班[下班]時間。 clock in (an hour) at (the work) 花(一小時)在(工作上)。 n. -er (比賽等的)計時員；交通量計算員。 n. 襪子跟部[側(cè)面下方]的織繡花紋。 vt. 織[繡]上襪跟部[側(cè)下方]花紋。
clock in 打卡上班; 記錄上班時間; 時鐘脈沖輸入; 時鐘輸入
clock on 打卡上班; 記錄上班時間
clock-on 鎖定
the clock 鬧鐘; 時鐘
sampling n. 1.取樣(品)，取標(biāo)(本)〔指行動或程序〕。 2.樣品，標(biāo)本。 3. 剽竊拼湊歌曲。
clock cycle clock rate 時鐘周期時鐘頻率
clock offset，clock correction 鐘差
pendule (clock); pendulum clock 擺鐘
secondary clock; slave clock 子鐘
simulated clock simulation clock 模擬時鐘
striking clock; chime clock 自鳴鐘
table clock; bracket clock 臺鐘
table clock; desk clock 座鐘
a clock watcher 老是看鐘表等下班的人; 舞會上無人邀請的女子
a desk clock 一具座鐘
about clock 關(guān)于時鐘
absolute clock 絕對時鐘
after clock 時鐘后
against the clock 分秒必爭; 運動員單獨比賽單獨計時的比賽方法
airborne clock 空用時鐘

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例句與用法

Of course the sampling clock is itself a digital signal
時鐘本身也是數(shù)字信號，也會干擾模擬電路。
The sampling clock generator must also have adequate spectral purity
時鐘發(fā)生電路固有的抖動應(yīng)該足夠小。
Figure 5 . 36 shows the relationship between sampling clock jitter and snr previously presented
圖5 . 36顯示了采樣時鐘抖動和信噪比之間的關(guān)系。
To achieve this the sampling clock should be isolated as much as possible from the noise present in the digital parts of the system
為此，時鐘信號應(yīng)該盡可能地與電路中強噪聲的部分隔離開，例如數(shù)字電路。
The adc aperture jitter must be minimal , and the sampling clock generated from a low phase - noise quartz crystal oscillator
Adc的孔徑抖動必需盡可能的小，而且要使用低相位噪聲的石英晶體振蕩器作為采樣時鐘發(fā)生器。
The ep2s15 of altera company , work as the system ’ s peripheral controller include fifo ( first in first out ) memory and sampling clock controller
Altera公司的ep2s15作為系統(tǒng)的外圍控制器,實現(xiàn)對系統(tǒng)的fifo (先進(jìn)先出存儲器)與采樣時鐘的控制。
In this paper design of some circuit including in a / d circuit is also analyzed , such as front analog circuit , sample clock circuit and data flip - latch circuit
同時對高速轉(zhuǎn)換器件及轉(zhuǎn)換電路中包括前端模擬電路、采樣時鐘、后端數(shù)據(jù)鎖存等輔助電路設(shè)計進(jìn)行了分析。
As to phased array receiving , a scheme of separating the delay clock and sampling clock is explicated , which effectively enhance the phased receiving delay resolution
對于相控接收延時，本文闡述了一種將延時時鐘和采樣時鐘分離的方案，有效地提高了接收延時分辨率。
Those include power supply circuit design ; ground plane design and sample clock design . combining some radar development , its high - speed a / d circuit is tested , and has given out some test results
最后結(jié)合某雷達(dá)研制，對其高速模數(shù)轉(zhuǎn)換電路設(shè)計進(jìn)行了實際測試評估，并給出了部分測試結(jié)果。
Such as harmonic distorted in front analog circuit , sample clock shaking , analog power and the noise in ground plane etc . some suggestion of circuit design is given to improve high - speed a / d circuit performance
在高速模數(shù)轉(zhuǎn)換電路的應(yīng)用設(shè)計中地電源供電設(shè)計、模數(shù)地平面設(shè)計、采樣時鐘設(shè)計等方面提出一些具有指導(dǎo)性的意見。

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