synthesizable中文是什么意思

發(fā)音:

中文翻譯
造句

[網(wǎng)絡(luò)] 可綜合；可合成；可合成的

synthesization [網(wǎng)絡(luò)] 合成；合譯
synthesizability [網(wǎng)絡(luò)] 信息社會的特征則是綜合性
synthesizations 綜合 ; 合成
synthesists n. 合成法使用者；綜合者
synthesize chemical compounds [化學(xué) 冶金] 酶; 合成化合物
synthesisms [網(wǎng)絡(luò)] 合成
synthesized adj. 合成的；綜合的 ; v. 合成（synthesize的過去分詞）；綜合
synthesism [網(wǎng)絡(luò)] 自控
synthesized data count 諸元計算
synthesising (synthesise 的現(xiàn)在分詞) vt.vi. 綜合, 合成, 接合 ; vt. 用合成法合成, 綜合地處理

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例句與用法

Written entirely in synthesizable vhdl
模型全綜合設(shè)計
Together, in this part coding the reusable and synthesizable code was deeply discussed . lastly, fpga is used to test the function of the system
同時，在這部分還對可復(fù)用可綜合代碼的編寫做了比較深入地研究與探討。
We describe this architecture synthesizable with veriloghdl langrage in fpga . according to the specification of the fpga, we chose the optimal multiplier and adder
我們用veriloghdl對這種結(jié)構(gòu)進行基于fpga實現(xiàn)的可綜合的描述，并結(jié)合fpga的特點選擇了最佳的乘法器和加法器的設(shè)計。
3 ) the paper discussed the theory and the method of asic high-level synthesis : ? nalyzed the synthesizable problems of vhdl language systematically, and discussed the establishment and the implementation methods of vhdl synthesis subclasses
3)本文對asic高級綜合的理論與方法進行了深入的探討：系統(tǒng)地分析了vhdl語言的可綜合性問題，并探討了vhdl綜合子集的確立及實現(xiàn)方法。
The thesis researches on the methodology for energy efficient soc design . soc has several design levels according to the design flow . the thesis covers on the higher levels including system level, software level, and synthesizable logic level
本文主要從可綜合的邏輯層以上的設(shè)計層次來進行soc低功耗設(shè)計方法論的研究，這些層次與工藝無關(guān)，包括系統(tǒng)設(shè)計、軟件設(shè)計和可綜合邏輯設(shè)計層次。
The whole system is divided into several modules and each module is connected by signals, which based on the arithmetic of spwm and the requirement of design . the module design is to design inner circuit structure of each module and uses verilog language to code the synthesizable and reusable code . the functional stimulation uses the nc-verilog of cadence
系統(tǒng)設(shè)計是基于spwm的實現(xiàn)算法和設(shè)計指標要求，對系統(tǒng)劃分模塊和對各個模塊進行信號連接；模塊設(shè)計是設(shè)計每個模塊內(nèi)部電路結(jié)構(gòu)，并用verilog語言編寫可綜合可復(fù)用代碼；功能仿真使用的工具是cadence的nc_verilog，首先對每個模塊進行功能仿真，仿真通過之后，把所有模塊代碼組合在一起，構(gòu)成整個系統(tǒng)代碼，在外部輸入端口加激勵，對整個系統(tǒng)進行功能仿真。

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